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计算隔离式精密高速DAQ的采样时钟抖动的简单步骤

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本文分析了晶振的漂移对GPS 接收机的影响,从锁相环理论的角度,重点分析了采样时钟抖动对基带载波跟踪和伪码跟踪性能的影响,并给出一种环路分级降带宽的方法来消除这种
2009-12-19 13:49:5819

高速ADC的低抖动时钟设计

本文主要讨论采样时钟抖动对ADC 信噪比性能的影响以及低抖动采样时钟电路的设计。
2009-11-27 11:24:0711

用于高速AD的低抖动时钟稳定电路

介绍了一种用于高速ADC 的低抖动时钟稳定电路。这个电路由延迟锁相环(DLL)来实现。这个DLL 有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新
2009-11-26 15:55:1527

高速A/D转换器设计时钟

高速ADC(>1 GSPS)需要一种低抖动采样时钟,以保持信噪比(SNR)。这些8比特和10比特转换器具有由量化噪声设置的最佳情形的噪声基底。对满量程正弦波进行采样的N比特ADC,SNR的
2009-09-30 10:04:0520

MAX3624 低抖动精密时钟发生器,提供四路输出

MAX3624 低抖动精密时钟发生器,提供四路输出 概述 MAX3624是一款低抖动精密
2009-09-18 08:56:41464

评估低抖动PLL时钟发生器的电源噪声抑制性能

评估低抖动PLL时钟发生器的电源噪声抑制性能 本文介绍了电源噪声对基于PLL的时钟发生器的干扰,并讨论了几种用于评估确定性抖动(DJ)的技术方案。推导出的关系
2009-09-18 08:46:32856

MAX3671 具有亚皮秒级抖动性能的频率合成器,简化了高速

MAX3671 具有亚皮秒级抖动性能的频率合成器,简化了高速系统的时钟设计
2009-09-18 08:32:46606

MAX3625A 低抖动精密时钟发生器,提供三路输出(应用

MAX3625A 低抖动精密时钟发生器,提供三路输出
2009-08-13 13:01:27659

利用频域时钟抖动分析加快设计验证过程

随着数据速率的提高,时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前
2009-07-07 14:01:2120

超低抖动时钟合成器的设计挑战

摘要:该应用笔记提出了超低抖动时钟合成器的一种设计思路,其目标是产生2GHz时钟时,边沿之间的抖动< 100fs。分析和仿真结果表明,要达到这一抖动指标,设计难度远远高于预
2009-05-08 10:19:03317

超低抖动时钟合成器的设计挑战

摘要:该应用笔记提出了超低抖动时钟合成器的一种设计思路,其目标是产生2GHz时钟时,边沿之间的抖动< 100fs。分析和仿真结果表明,要达到这一抖动指标,设计难度远远高于预
2009-04-25 09:54:26401

时钟抖动(CLK)和相位噪声之间的转换

摘要:这是一篇关于时钟(CLK)信号质量的应用笔记,介绍如何测量抖动和相位噪声,包括周期抖动、逐周期抖动和累加抖动。本文还描述了周期抖动和相位噪声谱之间的关系,并介绍
2009-04-22 10:16:502118

超低抖动时钟合成器的设计挑战

摘要:该应用笔记提出了超低抖动时钟合成器的一种设计思路,其目标是产生2GHz时钟时,边沿之间的抖动< 100fs。分析和仿真结果表明,要达到这一抖动指标,设计难度远远高于预
2009-04-22 09:35:13247

超低抖动时钟合成器的设计挑战

该应用笔记提出了超低抖动时钟合成器的一种设计思路,其目标是产生2GHz时钟时,边沿之间的抖动< 100fs。分析和仿真结果表明,要达到这一抖动指标,设计难度远远高于预期。关
2009-04-21 23:14:05561

利用频域时钟抖动分析加快设计验证过程

随着数据速率的提高,时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展
2008-12-27 12:24:056

什么是简单电路?简述简单电路的计算步骤?

什么是简单电路?简述简单电路的计算步骤?仅由串,并联电阻以及电源所组成的电路,我们称之为简单电路。在计算简单电路时,所有的串并联电阻可以简化为一
2008-10-04 15:10:093138

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